基于Xilinx FPGA 的PCIE开发教程(2)
二、MIG的配置这里需要接板卡上的DDR，如果相接BRAM，这里可以跳过。MIG（Memory Device interface speed）本质是一个内存控制器，IP核的输出接口和内存相连。https://pic1.zhimg.com/v2-93717fc3d468e2d18e447deafe1d5b0c_b.jpghttps://pic3.zhimg.com/v2-ae627f2370bacf2b71ddeccd3fb89fc6_b.jpg根据实际型号进行选择即可。https://pic1.zhimg.com/v2-09c51e9da18860c0a7257a047d112588_b.jpg（1） Memory Device interface speed表示的是外部时钟频率1.2G，所以它的数据传输速率为2.4G，带宽为2.4G×64/8 = 19.2GB（2） 参考时钟https://pic2.zhimg.com/v2-c28553728a18494a341ea4e576be9251_b.jpg根据板卡的实际情况进行选择。（3） DDR的型号https://pic4.zhimg.com/v2-9ab73940a0be1492f80ebd62d73eeb3f_b.jpg根据板卡的实际型号进行选择即可。（4）这里还不是很清晰要怎么选择https://pic4.zhimg.com/v2-086810d9eaeb295bc248f133c595a343_b.jpg选择64位位宽，这就是上面速率计算的原理。其它栏目的选项直接默认即可。生成MIG IP后，分别点：https://pic2.zhimg.com/v2-b07394483f8895d2e858e2382912a49d_b.jpg完成后大概是这个样子：https://pic2.zhimg.com/v2-e75ecb3e1c83f18eefe267fcf281037d_b.jpg这里多了两个IP，一个是asi_smc，另一个是rst_ddr4_0_300M[*]asi_smc功能
给位宽转换提供足够的时间，与AXI_interconnect IP功能相似，后续的文章不再使用它，换成AXI_interconnect IP。这里点开IP，把时钟改成1个。https://pic4.zhimg.com/v2-495fc0b1247af3c9fbd03e4eae1b453b_b.jpg2. rst_ddr4_0_300MXilinx处理器系统复位模块允许客户通过设置某些参数来启用/禁用功能，从而根据自己的应用来定制设计。想详细了解的可以参考下面的文章（这个IP不需要做任何的修改）：Xilinx IP解析之Processor System Reset v5.0blog.csdn.net/weixin_42837669/article/details/116853566https://pic4.zhimg.com/v2-458120c221106c0b3938304e208c779f_180x120.jpg
修改axi_smc后的，Diagram如下：https://pic3.zhimg.com/v2-0995c2a76d7088109a2575d7d95eb6a2_b.jpg
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